HYS64D64020HBDL Datasheet, PDF (19/27 Pages) Infineon Technologies AG – 200-Pin Small Outline Dual-In-Line Memory Modules

HYS64D64020[H/G]BDL–[5/6]–C
Small Outline DDR SDRAM Modules
Electrical Characteristics
3.3
AC Characteristics
Table 13 AC Timing - Absolute Specifications for PC3200 and PC2700
Parameter
Symbol
–5
DDR400B
–6
DDR333
Unit Note/ Test
Condition ¹⁾
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t_AC
t_DQSCK
t_CH
t_CL
t_HP
t_CK
Min. Max.
–0.5 +0.5
–0.6 +0.6
0.45 0.55
0.45 0.55
min. (t_CL, t_CH)
5
8
Min. Max.
–0.7 +0.7 ns
–0.6 +0.6 ns
0.45 0.55 t_CK
0.45 0.55 t_CK
min. (t_CL, t_CH) ns
6
12
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
CL = 3.0
2)3)4)5)
6
12
6
12
ns CL = 2.5
2)3)4)5)
7.5 12
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse width (each
input)
DQ and DM input pulse width (each input)
Data-out high-impedance time from CK/CK
Data-out low-impedance time from CK/CK
Write command to 1^st DQS latching transition
DQS-DQ skew (DQS and associated DQ
signals)
Data hold skew factor
t_DH
t_DS
t_IPW
t_DIPW
t_HZ
t_LZ
t_DQSS
t_DQSQ
t_QHS
0.4
0.4
2.2
1.75
—
–0.7
0.72
—
—
—
—
—
—
+0.7
+0.7
1.25
+0.40
+0.50
DQ/DQS output hold time
t_QH
DQS input low (high) pulse width (write cycle) t_DQSL,H
DQS falling edge to CK setup time (write cycle) t_DSS
DQS falling edge hold time from CK (write
cycle)
t_DSH
Mode register set command cycle time
Write preamble setup time
Write postamble
Write preamble
Address and control input setup time
t_MRD
t_WPRES
t_WPST
t_WPRE
t_IS
t_HP –t_QHS
0.35 —
0.2 —
0.2 —
2
—
0
—
0.40 0.60
0.25 —
0.6 —
7.5 12
0.45 —
0.45 —
2.2 —
ns CL = 2.0
2)3)4)5)
ns ^2)3)4)5)
ns ^2)3)4)5)
ns ^2)3)4)5)6)
1.75 —
ns ^2)3)4)5)6)
–0.7 +0.7 ns ^2)3)4)5)7)
–0.7 +0.7 ns ^2)3)4)5)7)
0.75 1.25 t_CK ^2)3)4)5)
— +0.40 ns TFBGA
2)3)4)5)
— +0.50 ns TFBGA
2)3)4)5)
0.35 —
0.2 —
0.2 —
ns ^2)3)4)5)
t_CK ^2)3)4)5)
t_CK ^2)3)4)5)
t_CK ^2)3)4)5)
2
—
0
—
0.40 0.60
0.25 —
0.75 —
t_CK ^2)3)4)5)
ns ^2)3)4)5)8)
t_CK ^2)3)4)5)9)
t_CK ^2)3)4)5)
ns fast slew rate
3)4)5)6)10)
Address and control input hold time
0.7 —
0.8 —
ns slow slew
rate^3)4)5)6)10)
t_IH
0.6 —
0.75 —
ns fast slew rate
3)4)5)6)10)
0.7 —
0.8 —
ns slow slew
rate^3)4)5)6)10)
Data Sheet
19
Rev. 1.1, 2004-05