MC56F8335 Datasheet, PDF (4/160 Pages) Freescale Semiconductor, Inc – 16-bit Digital Signal Controller

Table of Contents
Part 1: Overview. . . . . . . . . . . . . . . . . . . . . . . 5
1.1. 56F8335 Features . . . . . . . . . . . . . . . . . . . . . .5
1.2. Device Description . . . . . . . . . . . . . . . . . . . . . .6
1.3. Award-Winning Development Environment . . .8
1.4. Architecture Block Diagram . . . . . . . . . . . . . . .8
1.5. Product Documentation . . . . . . . . . . . . . . . . .11
1.6. Data Sheet Conventions . . . . . . . . . . . . . . . .12
Part 2: Signal/Connection Descriptions . . . 13
2.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .13
2.2. Signal Pins . . . . . . . . . . . . . . . . . . . . . . . . . . .15
Part 3: On-Chip Clock Synthesis (OCCS) . . 30
3.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .30
3.2. External Clock Operation . . . . . . . . . . . . . . . 30
3.3. Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . .32
Part 4: Memory Map . . . . . . . . . . . . . . . . . . . 32
4.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.2. Program Map . . . . . . . . . . . . . . . . . . . . . . . . .33
4.3. Interrupt Vector Table . . . . . . . . . . . . . . . . . . .34
4.4. Data Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
4.5. Flash Memory Map . . . . . . . . . . . . . . . . . . . . 38
4.6. EOnCE Memory Map . . . . . . . . . . . . . . . . . . .40
4.7. Peripheral Memory Mapped Registers . . . . . 41
4.8. Factory Programmed Memory. . . . . . . . . . . . 66
Part 5: Interrupt Controller (ITCN) . . . . . . . . 67
5.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 67
5.2. Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67
5.3. Functional Description . . . . . . . . . . . . . . . . . .67
5.4. Block Diagram . . . . . . . . . . . . . . . . . . . . . . . .69
5.5. Operating Modes . . . . . . . . . . . . . . . . . . . . . . 69
5.6. Register Descriptions . . . . . . . . . . . . . . . . . . .70
5.7. Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
Part 6: System Integration Module (SIM) . . 96
6.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 96
6.2. Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
6.3. Operating Modes . . . . . . . . . . . . . . . . . . . . . . 97
6.4. Operating Mode Register . . . . . . . . . . . . . . . .97
6.5. Register Descriptions . . . . . . . . . . . . . . . . . . .98
6.6. Clock Generation Overview . . . . . . . . . . . . .111
6.7. Power-Down Modes Overview . . . . . . . . . . .111
6.8. Stop and Wait Mode Disable Function . . . . .112
6.9. Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
Part 7: Security Features . . . . . . . . . . . . . . 113
7.1. Operation with Security Enabled . . . . . . . . . 113
7.2. Flash Access Blocking Mechanisms . . . . . . 113
Part 8: General Purpose Input/Output
(GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
8.1. Introduction . . . . . . . . . . . . . . . . . . . . . . . . . 116
8.2. Memory Maps . . . . . . . . . . . . . . . . . . . . . . . 116
8.3. Configuration . . . . . . . . . . . . . . . . . . . . . . . . 116
Part 9: Joint Test Action Group (JTAG) . 120
9.1. JTAG Information . . . . . . . . . . . . . . . . . . . . . 120
Part 10: Specifications . . . . . . . . . . . . . . . 121
10.1. General Characteristics . . . . . . . . . . . . . . . 121
10.2. DC Electrical Characteristics. . . . . . . . . . . 125
10.3. AC Electrical Characteristics . . . . . . . . . . . 129
10.4. Flash Memory Characteristics . . . . . . . . . . 130
10.5. External Clock Operation Timing . . . . . . . . 130
10.6. Phase Locked Loop Timing . . . . . . . . . . . . 131
10.7. Crystal Oscillator Timing . . . . . . . . . . . . . . 131
10.8. Reset, Stop, Wait, Mode Select, and Interrupt
Timing . . . . . . . . . . . . . . . . . . . . . . 132
10.9. Serial Peripheral Interface (SPI) Timing . . . 134
10.10. Quad Timer Timing . . . . . . . . . . . . . . . . . 137
10.11. Quadrature Decoder Timing . . . . . . . . . . . 137
10.12. Serial Communication Interface
(SCI) Timing . . . . . . . . . . . . . . . . . 138
10.13. Controller Area Network (CAN) Timing . . 139
10.14. JTAG Timing . . . . . . . . . . . . . . . . . . . . . . 139
10.15. Analog-to-Digital Converter
(ADC) Parameters . . . . . . . . . . . . 141
10.16. Equivalent Circuit for ADC Inputs . . . . . . . 144
10.17. Power Consumption . . . . . . . . . . . . . . . . . 144
Part 11: Packaging . . . . . . . . . . . . . . . . . . 146
11.1. 56F8335 Package and Pin-Out Information 146
Part 12: Design Considerations . . . . . . . . 150
12.1. Thermal Design Considerations . . . . . . . . . 150
12.2. Electrical Design Considerations . . . . . . . . 151
12.3. Power Distribution and I/O Ring
Implementation . . . . . . . . . . . . . . . . 152
Part 13: Ordering Information . . . . . . . . . 153
56F8335 Technical Data, Rev. 1
4
Freescale Semiconductor
Preliminary