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CY7C2168KV18 Datasheet, PDF (4/29 Pages) Cypress Semiconductor – 18-Mbit DDR II+ SRAM Two-Word Burst Architecture (2.5 Cycle Read Latency) with ODT
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CY7C2168KV18, CY7C2170KV18
Pin Configurations
The pin configuration for CY7C2168KV18, and CY7C2170KV18 follow. [2]
Figure 1. 165-ball FBGA (13 × 15 × 1.4 mm) pinout
CY7C2168KV18 (1 M × 18)
1
2
3
4
5
6
7
8
A
CQ NC/72M
A
R/W
BWS1
K NC/144M LD
B
NC
DQ9
NC
A NC/288M K
BWS0
A
C
NC
NC
NC
VSS
A
NC
A
VSS
D
NC
NC
DQ10
VSS
VSS
VSS
VSS
VSS
E
NC
NC
DQ11
VDDQ
VSS
VSS
VSS
VDDQ
F
NC
DQ12
NC
VDDQ
VDD
VSS
VDD
VDDQ
G
NC
NC
DQ13
VDDQ
VDD
VSS
VDD
VDDQ
H
DOFF
VREF
VDDQ
VDDQ
VDD
VSS
VDD
VDDQ
J
NC
NC
NC
VDDQ
VDD
VSS
VDD
VDDQ
K
NC
NC
DQ14
VDDQ
VDD
VSS
VDD
VDDQ
L
NC
DQ15
NC
VDDQ
VSS
VSS
VSS
VDDQ
M
NC
NC
NC
VSS
VSS
VSS
VSS
VSS
N
NC
NC
DQ16
VSS
A
A
A
VSS
P
NC
NC
DQ17
A
A
QVLD
A
A
R
TDO
TCK
A
A
A
ODT
A
A
9
A
NC
NC
NC
NC
NC
NC
VDDQ
NC
NC
NC
NC
NC
NC
A
10
NC/36M
NC
DQ7
NC
NC
NC
NC
VREF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
CY7C2170KV18 (512 K × 36)
1
2
3
4
5
6
7
8
A
CQ NC/144M NC/36M R/W
BWS2
K
BWS1
LD
B
NC
DQ27 DQ18
A
BWS3
K
BWS0
A
C
NC
NC
DQ28
VSS
A
NC
A
VSS
D
NC
DQ29 DQ19
VSS
VSS
VSS
VSS
VSS
E
NC
NC
DQ20
VDDQ
VSS
VSS
VSS
VDDQ
F
NC
DQ30
DQ21
VDDQ
VDD
VSS
VDD
VDDQ
G
NC
DQ31
DQ22
VDDQ
VDD
VSS
VDD
VDDQ
H
DOFF
VREF
VDDQ
VDDQ
VDD
VSS
VDD
VDDQ
J
NC
NC
DQ32
VDDQ
VDD
VSS
VDD
VDDQ
K
NC
NC
DQ23
VDDQ
VDD
VSS
VDD
VDDQ
L
NC
DQ33
DQ24
VDDQ
VSS
VSS
VSS
VDDQ
M
NC
NC
DQ34
VSS
VSS
VSS
VSS
VSS
N
NC
DQ35 DQ25
VSS
A
A
A
VSS
P
NC
NC
DQ26
A
A
QVLD
A
A
R
TDO
TCK
A
A
A
ODT
A
A
Note
2. NC/36, NC/72M, NC/144M, and NC/288M are not connected to the die and can be tied to any voltage level.
9
A
NC
NC
NC
NC
NC
NC
VDDQ
NC
NC
NC
NC
NC
NC
A
10
NC/72M
NC
DQ17
NC
DQ15
NC
NC
VREF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
Document Number: 001-58923 Rev. *E
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