CY7C1484V25 Datasheet, PDF (2/26 Pages) Cypress Semiconductor – 72-Mbit (2M x 36/4M x 18) Pipelined DCD Sync SRAM

CY7C1484V25
CY7C1485V25
Logic Block Diagram – CY7C1484V25 (2M x 36)
A 0,A1,A
MODE
ADV
CLK
ADSC
ADSP
BW D
BW C
BW B
BW A
BWE
GW
CE 1
CE 2
CE 3
OE
ADDRESS
REGISTER
2 A[1:0]
BURST Q1
COUNTER AND
LOGIC
CLR
Q0
DQ D,DQP D
BYTE
WRITE REGISTER
DQ c,DQP C
BYTE
WRITE REGISTER
DQ B,DQP B
BYTE
WRITE REGISTER
DQ A, DQP A
BYTE
WRITE REGISTER
ENABLE
REGISTER
PIPELINED
ENABLE
DQ D,DQP D
BYTE
WRITE DRIVER
DQ c,DQP C
BYTE
WRITE DRIVER
DQ B,DQP B
BYTE
WRITE DRIVER
DQ A, DQP A
BYTE
WRITE DRIVER
SLEEP
ZZ
CONTROL
Logic Block Diagram – CY7C1485V25 (4M x 18)
A 0, A1, A
MODE
ADV
CLK
ADSC
ADSP
BW B
BW A
BWE
GW
CE 1
CE 2
CE 3
OE
ADDRESS
REGISTER
2 A[1:0]
Q1
BURST
COUNTER AND
LOGIC
CLR
Q0
DQ B, DQP B
BYTE
WRITE REGISTER
DQ A , DQP A
BYTE
WRITE REGISTER
ENABLE
REGISTER
PIPELINED
ENABLE
DQ B , DQP B
BYTE
WRITE DRIVER
DQ A, DQP A
BYTE
WRITE DRIVER
MEMORY
ARRAY
SENSE
AMPS
OUTPUT
REGISTERS
OUTPUT
BUFFERS
E
DQs
DQP A
DQP B
DQP C
DQP D
INPUT
REGISTERS
MEMORY
ARRAY
SENSE
AMPS
OUTPUT
REGISTERS
OUTPUT
BUFFERS
DQ s,
DQP A
E
DQP B
INPUT
REGISTERS
ZZ
SLEEP
CONTROL
Document #: 38-05286 Rev. *H
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