AKD4562 Datasheet, PDF (3/30 Pages) Asahi Kasei Microsystems – EVALUATION BOARD REV.A FOR AK4562

ASAHI KASEI
[AKD4562]
(b) LOUT1/ROUT1 and OPGAL/OPGAR Selection circuits
LOUT1
OPGAL
LOUT1
OPGL
C37
C39 22u
1u
JP17
OPGL
C40
1u
ROUT1
OPGAR
C42
C43 22u
1u
ROUT1
JP20
OPGR
OPGR
C44
1u
R34
220
R35
10k
R39
220
R40
10k
JP16
LIO
R37
560
JP19
RIO
R41
560
J3
LOUT1
J5
ROUT1
Figure 3. LOUT1/ROUT1 and OPGAL/OPGAR Selection circuits
1. Analog signal is input to OPGAL and OPGAR pins via J3 and J5 connectors.
JP16
LIO
JP17
OPGL
JP19
RIO
JP20
OPGR
LOUT1 OPGL LOUT1 OPGL ROUT1 OPGR ROUT1 OPGR
2. Analog signal is output to LOUT1 and ROUT1 pins via J3 and J5 connectors.
JP16
LIO
JP17
OPGL
JP19
RIO
JP20
OPGR
LOUT1 OPGL LOUT1 OPGL ROUT1 OPGR ROUT1 OPGR
3. Analog signal is input to OPGAL and OPGAR pins via LOUT1 and ROUT1 pins.
JP16
LIO
JP17
OPGL
JP19
RIO
JP20
OPGR
LOUT1 OPGL LOUT1 OPGL ROUT1 OPGR ROUT1 OPGR
<KM061600>
-3-
’00/06