MTA36ASF4G72PZ Datasheet, PDF (14/28 Pages) Micron Technology – DDR4 SDRAM RDIMM

32GB (x72, ECC, DR) 288-Pin DDR4 RDIMM
Functional Block Diagram
Figure 4: Functional Block Diagram, R/C-B2 (PCB 1971)
A/BCS0_n
A/BCS1_n
DQS0_t
DQS0_c
DQ0
DQ1
DQ2
DQ3
Vss
DQS1_t
DQS1_c
DQ8
DQ9
DQ10
DQ11
Vss
DQS2_t
DQS2_c
DQ16
DQ17
DQ18
DQ19
Vss
DQS3_t
DQS3_c
DQ24
DQ25
DQ26
DQ27
Vss
DQS8_t
DQS8_c
CB0
CB1
CB2
CB3
Vss
DQS4_t
DQS4_c
DQ32
DQ33
DQ34
DQ35
Vss
DQS5_t
DQS5_c
DQ40
DQ41
DQ42
DQ43
Vss
DQS6_t
DQS6_c
DQ48
DQ49
DQ50
DQ51
Vss
DQS7_t
DQS7_c
DQ56
DQ57
DQ58
DQ59
Vss
U7
CS_n DQS_t DQS_c
DQ
DQ U12
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U13
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U38
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U37
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U14
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U15
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U16
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U17
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U18
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U36
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U35
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U34
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U33
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U32
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U19
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U20
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U31
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U30
DQ
DQ
ZQ
VSS
DQS9_t
DQS9_c
DQ4
DQ5
DQ6
DQ7
Vss
DQS10_t
DQS10_c
DQ12
DQ13
DQ14
DQ15
Vss
DQS11_t
DQS11_c
DQ20
DQ21
DQ22
DQ23
Vss
DQS12_t
DQS12_c
DQ28
DQ29
DQ30
DQ31
Vss
DQS17_t
DQS17_c
CB4
CB5
CB6
CB7
Vss
DQS13_t
DQS13_c
DQ36
DQ37
DQ38
DQ39
Vss
DQS14_t
DQS14_c
DQ44
DQ45
DQ46
DQ47
Vss
DQS15_t
DQS15_c
DQ52
DQ53
DQ54
DQ55
Vss
DQS16_t
DQS16_c
DQ60
DQ61
DQ62
DQ63
Vss
CS_n DQS_t DQS_c
DQ
DQ _U2
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ _U3
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U29
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U28
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ _U4
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ _U5
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ _U6
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U8
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ _U9
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U27
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U26
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U25
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U24
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U23
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ _U10
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ _U11
DQ
DQ
ZQ
CS_n DQS_t DQS_c
DQ
DQ U22
DQ
DQ
ZQ
VSS
CS_n DQS_t DQS_c
DQ
DQ U21
DQ
DQ
ZQ
VSS
CS0_n
CS1_n
BA[1:0]
BG[1:0]
ACT_n
A[17, 13:0]
RAS_n/A16
CAS_n/A15
WE_n/A14
CKE0
CKE1
ODT0
ODT1
PAR_IN
C[2:0]
ALERT_CONN
SA0
SA1
SA2
SCL
SDA
CK_t
CK_c
RESET_CONN
A/BCS0_n: Rank 0
R
A/BCS1_n: Rank 1
A/BBA[1:0]: DDR4 SDRAMs
E
A/BBG[1:0]: DDR4 SDRAMs
A/BACT_n: DDR4 SDRAMS
G
A/BA[17,13:0]: DDR4 SDRAMs
I
A/B-RAS_n/A16: DDR4 SDRAMs
A/B-CAS_n/A15: DDR4 SDRAMs
S
A/B-WE_n/A14: DDR4 SDRAMs
A/BCKE0: Rank 0
T
A/BCKE1: Rank 1
E
A/BODT0: Rank 0
A/BODT1: Rank 1
R
A/BPAR: DDR4 SDRAMs
C[2:0]: DDR4 SDRAMs
&
ALERT_DRAM: DDR4 SDRAMs
P
L
L
CK[1:0]_t
CK[1:0]_c
DDR4 SDRAMs
RESET_DRAM: DDR4 SDRAMs
ZQ
VSS
Rank 0: U2–U6, U8–U20
Rank 1: U21–38
Command, control, address, and clock line terminations:
DDR4
A/BCS_n[1:0], A/BBA[1:0]A/BBG[1:0],
SDRAM
A/BACT_n, A/BA[17, 13:0], A/B-RAS_n/A16,
A/B-CAS_n/A15, A/B-WE_n/A14,
VTT
A/BCKE[1:0], A/BODT[1:0]
DDR4
SDRAM
CK[3:0]_t
CK[3:0]_c
VDD
U1
SPD EEPROM/
SCL
Temperature
sensor
SDA
EVT A0 A1 A2
SA0 SA1 SA2
EVENT#
VDDSPD
VDD
VTT
VREFCA
VPP
VSS
SPD EEPROM/Temp Sensor,
Register
DDR4 SDRAM, Register
Control, command and
address termination
DDR4 SDRAM, Register
DDR4 SDRAM
DDR4 SDRAM, Register
Note: 1. The ZQ ball on each DDR4 component is connected to an external 240Ω ±1% resistor
that is tied to ground. It is used for the calibration of the component’s ODT and output
driver.
PDF: 09005aef85e8fa27
asf36c4gx72pz.pdf - Rev. F 8/16 EN
14
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