HYMD264G726BL8-M Datasheet, PDF(3/16 Page) Hynix Semiconductor

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HYMD264G726BL8-M Datasheet, PDF (3/16 Pages) Hynix Semiconductor – Registered DDR SDRAM DIMM

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HYMD264G726B(L)8-M/K/H/L

FUNCTIONAL BLOCK DIAGRAM

DQS0

DM0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQS1

DM1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQS2

DM2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQS3

DM3

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQS8

DM8

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

. /RCS1

/RCS0

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS0

/CS1

BA0-BA1

A0-A12

/RAS

/CAS

CKE0

CKE1

/WE

PCK

/PCK

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS

DQS

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D10

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D11

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D12

DQS4

DM4

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQS5

DM5

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DQS6

DM6

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQS7

DM7

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D13

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D14

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D15

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D16

/CS DQS

I/O 0

I/O 1

I/O 2

I/O 3

I/O 4

I/O 5

I/O 6

I/O 7

/CS DQS

D17

/RCS0 -->/CS0 : SDRAMs D0-D8

/RCS1-->/CS1 : SDRAMs D9 - D17

RBA0-RBA1--> : BA0-BA1:SDRAMs D0-D17

RA0 -R A12 -->A0 - A12 : SDRAMs D0 - D17

/RRAS --> /RAS : SDRAMs D0 - D17

/RCAS --> /CAS : SDRAMs D0 - D17

RCKE0 --> CKE : SDRAMs D0 - D8

RCKE1 --> CKE : SDRAMs D9-D17

/RWE --> /WE : SDRAMs D0 - D17

/RESET

CK0, /CK0 --------- PLL*

* Wire per clock loading table/wiring diagrams

Serial PD

SCL

A0 A1 A2

SDA

VDDSPD

VDDQ

VDD

VREF

VSS

VDDID

SA0 SA1 SA2

. .=

. . = =

.... . . .=

SPD

D0 - D17

Strap:see Note 4

Notes:

1. DQ-to-I/O wiring may be changed within a byte

2. DQ/DQS/DM/CKE/S relationships must be

maintained as shown.

3. DQ/DQS resistors should be 18 Ohms.

4. VDDID strap connections(for memory device VDD, VDDQ);

Strap out :(open) : VDD=VDDQ

Strap In (Vss) : VDD=VDDQ

5. /RS0 and /RS1 alternate btw the back and front sides of the DIMM

6. Address and control resistors should be 22 Ohms

Rev. 0.1/Oct. 02

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