HYMD116645B8J-J Datasheet, PDF (3/16 Pages) Hynix Semiconductor – Unbuffered DDR SDRAM DIMM

FUNCTIONAL BLOCK DIAGRAM
HYMD116645B(L)8J-J
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
/CS0
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS
D0
DQS
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS
D1
DQS
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS
D2
DQS
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS
D3
DQS
DQS4
DM4/DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5/DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7/DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS
D4
DQS
DM
I/O0
I/O1
/CS
I/O2
I/O3
D5
I/O4
I/O5
I/O6
I/O7
DQS
DM
I/O0
/CS
I/O1
I/O2
I/O3
D6
I/O4
I/O5
I/O6
I/O7
DQS
DM
I/O0
I/O1
I/O2
I/O3
I/O4
I/O5
I/O6
I/O7
/CS
D7
DQS
SCL
Serial PD
WP
A0 A1 A2
SA0 SA1 SA2
BA0-BA1
A0-A13
/RAS
/CAS
CKE0
/WE
SDA
*Clock Wiring
Clock Input
SDRAMs
*CK0, /CK0
*CK1, /CK1
*CK2, /CK2
2 SDRAMs
3 SDRAMs
3 SDRAMs
*Wire per Clock Loading
Table/Wiring Diagrams
VDD SPD
VDD /VDDQ
VREF
VSS
VDDID
SPD
DO-D7
DO-D7
DO-D7
Strap:see Note 4
BA0-BA1 : SDRAMs D0-D7
A0-A13 : SDRAMs D0-D7
/RAS : SDRAMs D0-D7
/CAS : SDRAMs D0-D7
CKE : SDRAMs D0-D7
/WE : SDRAMs D0-D7
Note :
1. DQ-to-I/O wiring is shown as recommended but may
be changed.
2. DQ/DQS/DM/CKE/S relationships must be maintained
as shown.
3. DQ, DQS, DM/DQS resistors : 22 Ohms ± 5%.
4. VDDID strap connections (for memory device VDD,
VDDQ):
STRAP OUT (OPEN) : VDD = VDDQ
STRAP IN (VSS) : VDD ≠ V DDQ
5. BAx, Ax, RAS, CAS, WE resistors 5.1 Ohms ± 5%
Rev. 0.3/Jun. 02
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