HMP112F7EFR8C-Y5N3 Datasheet, PDF(11/32 Page) Hynix Semiconductor

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HMP112F7EFR8C-Y5N3 Datasheet, PDF (11/32 Pages) Hynix Semiconductor – 240pin Fully Buffered DDR2 SDRAM DIMMs

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1240pin Fully Buffered DDR2 SDRAM DIMMs

FUNCTIONAL BLOCK DIAGRAM

8GB(1Gbx72) ECC FB-DIMM - 4 Rank

VSS

DQS4

DQ32

DQ33

DQ34

DQ35

DQS13

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D45

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D27

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D63

DQ36

DQ37

DQ38

DQ39

DQS5

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D10

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D46

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D28

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D64

DQ40

DQ41

DQ42

DQ43

DQS14

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D11

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D47

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D29

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D65

DQ44

DQ45

DQ46

DQ47

DQS6

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D12

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D48

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D30

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D66

DQ48

DQ49

DQ50

DQ51

DQS15

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D13

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D49

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D31

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D67

DQ52

DQ53

DQ54

DQ55

DQS7

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D14

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D50

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D32

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D68

DQ56

DQ57

DQ58

DQ59

DQS16

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D15

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D51

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D33

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D69

DQ60

DQ61

DQ62

DQ63

DQS17

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D16

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D52

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D34

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D70

CB4

CB5

CB6

CB7

PN0-PN13

PS0-PS9

DQ0-DQ63

CB0-CB7

DQS0-DQS17

SCL

SDA

SA1-SA2

SA0

RESET

SCK/SCK

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D17

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D53

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D35

I/O 0

I/O 1

I/O 2

I/O 3

CS DQS DQS

D71

SN0-SN13

SS0-SS9

All address/command/control/clock

VTT

Serial PD

VTT

VCC

Terminators

AMB

S0-CS(D36-D53)

S1-CS(D54-D71)

S2-CS(D0-D17)

SCL

WP A0 A1 A2

SDA

VDDSPD

VDD

SPD,AMB

D0âD71,AMB

S3-CS(D18-D35)

VREF

D0âD71

CKE0 -> CKE(D0-D17, D36-D53)

CKE2 -> CKE(D18-D35, D54-D71)

Note:

SA0 SA1 SA2

VSS

D0âD71,SPD,AMB

ODT -> ODT0(D36-D71)

BA0-BA2 (all SDRAMs)

1. DQ-to-I/O wiring may be changed within a byte.

A0-A13 (all SDRAMs)

2. There are two physical copies of each address/command/control/clock excluding CS.

ECCA2, ECCA6 -> NC

RAS (all SDRAMs)

CAS (all SDRAMs)

3. There are four physical copies of each clock.

4. ECCA2 and ECCA6 does not use(NC)

WE (all SDRAMs)

5. ODT pin(D0-D35) is connected to VSS

CK/CK (all SDRAMs)

Rev. 0.2 / Sep. 2008

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