CY7C1305AV18 Datasheet, PDF (2/20 Pages) Cypress Semiconductor – 18-Mb Burst of 4 Pipelined SRAM with QDR™ Architecture

PRELIMINARY
CY7C1305AV18
CY7C1307AV18
Logic Block Diagram (CY7C1307AV18)
D_[35:0]
36
A_(16:0)
17
Address
Register
Write Write Write Write
Reg Reg Reg Reg
Address
Register
17 ^A(16:0)
K
K
CLK
Gen.
Vref
WPS
BWS_[0:3]
Control
Logic
Read Data Reg.
144 ₇₂
72
Control
Logic
RPS
C
C
Reg.
Reg.
Reg.
36
36
Q_[35:0]
Selection Guide
Maximum Operating Frequency
Maximum Operating Current
CY7C1305AV18-167
CY7C1307AV18-167
167
650
CY7C1305AV18-133
CY7C1307AV18-133
133
620
CY7C1305AV18-100
CY7C1307AV18-100
100
590
Unit
MHz
mA
Pin Configuration–CY7C1305AV18 (Top View)
1
2
3
4
5
A
NC Gnd/144M NC/36M WPS BWS₁
B
NC
Q9
D9
A
NC
C
NC
NC
D10
VSS
A
D
NC
D11
Q10
VSS
VSS
E
NC
NC
Q11 VDDQ VSS
F
NC
Q12
D12 VDDQ VDD
G
NC
D13
Q13 VDDQ VDD
H
NC
VREF VDDQ VDDQ VDD
J
NC
NC
D14 VDDQ VDD
K
NC
NC
Q14 VDDQ VDD
L
NC
Q15
D15 VDDQ VSS
M
NC
NC
D16
VSS
VSS
N
NC
D17
Q16
VSS
A
P
NC
NC
Q17
A
A
R
TDO
TCK
A
A
A
6
K
K
NC
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
8
9
10
11
NC
RPS
A Gnd/72M NC
BWS₀
A
NC
NC
Q8
A
VSS
NC
Q7
D8
VSS
VSS
NC
NC
D7
VSS VDDQ NC
D6
Q6
VDD VDDQ NC
NC
Q5
VDD VDDQ NC
NC
D5
VDD VDDQ VDDQ VREF
ZQ
VDD VDDQ NC
Q4
D4
VDD VDDQ NC
D3
Q3
VSS VDDQ NC
NC
Q2
VSS
VSS
NC
Q1
D2
A
VSS
NC
NC
D1
A
A
NC
D0
Q0
A
A
A
TMS
TDI
Pin Configuration–CY7C1307AV18 (Top View)
1
2
3
4
5
6
7
8
9
10
11
A
NC Gnd/288M NC/ 72M WPS BWS₂
K
BWS₁ RPS NC/36M Gnd/144M NC
B
Q27
Q18
D18
A
BWS₃
K
BWS₀
A
D17
Q17
Q8
C
D27
Q28
D19
VSS
A
NC
A
VSS
D16
Q7
D8
D
D28
D20
Q19
VSS VSS VSS
VSS
VSS
Q16
D15
D7
Document #: 38-05495 Rev. *A
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