AK4954AEN Datasheet, PDF (20/26 Pages) Asahi Kasei Microsystems – 32bit Stereo CODEC with MIC/HP/SPK-AMP

[AK4954A]
Parameter
Symbol min
typ
max
Unit
Digital Audio Interface Timing; fs = 8kHz ~ 48kHz, C_L=100pF
DMCLK Output Timing
Period
tSCK
- 1/(64fs) -
ns
Rising Time
tSRise
-
-
10
ns
Falling Time
tSFall
-
-
10
ns
Duty Cycle
dSCK
40
50
60
%
Audio Interface Timing
DMDAT Setup Time
tSDS
50
-
-
ns
DMDAT Hold Time
tSDH
0
-
-
ns
Power-down & Reset Timing
PDN Accept Pulse Width
(Note 38) tAPD
1
-
-
μs
PDN Reject Pulse Width
(Note 38) tRPD
-
PMADL or PMADR “↑” to SDTO valid
(Note 39)
-
50
ns
ADRST1-0 bits = “00”
tPDV
-
2115
-
1/fs
ADRST1-0 bits = “01”
tPDV
-
4227
-
1/fs
ADRST1-0 bits = “10”
tPDV
-
267
-
1/fs
ADRST1-0 bits = “11”
tPDV
-
1059
-
1/fs
PMDML or PMDMR “↑” to SDTO valid (Note 40)
ADRST1-0 bits = “00”
tPDV
-
2115
-
1/fs
ADRST1-0 bits = “01”
tPDV
-
4227
-
1/fs
ADRST1-0 bits = “10”
tPDV
-
267
-
1/fs
ADRST1-0 bits = “11”
tPDV
-
1059
-
1/fs
Note 38. AK4954A は電源投入時に PDN pin を “L”でリセットされます。1μs 以上の PDN pin = “L”パルスでリ
セットがかかります。50ns 以下の PDN pin= “L”パルスではリセットはかかりません。
Note 39. PMADL bit または PMADR bit を立ち上げてからの LRCK クロックの “↑”の回数です。
Note 40. PMDML bit または PMDMR bit を立ち上げてからの LRCK クロックの “↑”の回数です。
■ タイミング波形
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
LRCK
50%TVDD
tLRCKH
tLRCKL
Duty = tLRCKH x fs x 100
tLRCKL x fs x 100
Figure 3. Clock Timing (PLL/EXT Master mode)
MS1542-J-00-PB
- 20 -
2013/06