IN74LV164 Datasheet, PDF (6/6 Pages) Integral Corp. – 8-BIT SERIAL-IN/PARALLEL-OUT SHIFT REGISTER

CHIP PAD DIAGRAM
IN74LV164
09
08
10
06
07
05
11
04
12
14
13
03
01 02
Y
(0,0)
X
1.71 + 0.03
Location of marking (mm): left lower corner x= 0.960, y= 0.130.
Chip thickness: 0.46 ± 0.02 (0.35 ± 0.02) mm.
PAD LOCATION
Pad No
Symbol
Location (left lower corner), mm
X
Y
01
DSA
1.172
0.131
02
DSB
1.486
0.131
03
Q0
1.486
0.363
04
Q1
1.486
0.531
05
Q2
1.486
0.689
06
Q3
1.486
0.885
07
GND
0.978
0.885
08
CP
0.440
0.885
09
MR
0.127
0.885
10
Q4
0.127
0.653
11
Q5
0.127
0.485
12
Q6
0.127
0.326
13
Q7
0.127
0.131
14
V_CC
0.635
0.131
Note: Pad location is given as per passivation layer
Chip marking
LV164
Pad size, mm
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
0.100 õ 0.100
INTEGRAL
6