HYMD525G726AS4M-M Datasheet, PDF(4/17 Page) Hynix Semiconductor

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HYMD525G726AS4M-M Datasheet, PDF (4/17 Pages) Hynix Semiconductor – Low Profile Registered DDR SDRAM DIMM

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HYMD525G726A(L)S4M-M/K/H/L

FUNCTIONAL BLOCK DIAGRAM

Vss

/RCS1

/RCS0

DQS0

DQ0

DQ1

DQ2

DQ3

DQS1

DQ8

DQ9

DQ10

DQ11

DQS2

DQ16

DQ17

DQ18

DQ19

DQS3

DQ24

DQ25

DQ26

DQ27

DQS4

DQ32

DQ33

DQ34

DQ35

DQS5

DQ40

DQ41

DQ42

DQ43

DQS6

DQ48

DQ49

DQ50

DQ51

DQS7

DQ56

DQ57

DQ58

DQ59

DQS8

CB0

CB1

CB2

CB3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D18

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D19

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D20

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2 D21

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D22

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D23

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2 D24

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D25

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

SCL

DQS /CS DM

I/O 0

I/O 1

I/O 2

D26

I/O 3

Serial PD

A0 A1 A2

DQS9

DQ4

DQ5

DQ6

DQ7

DQS10

DQ12

DQ13

DQ14

DQ15

DQS11

DQ20

DQ21

DQ22

DQ23

DQS12

DQ28

DQ29

DQ30

DQ31

DQS13

DQ36

DQ37

DQ38

DQ39

DQS14

DQ44

DQ45

DQ46

DQ47

DQS15

DQ52

DQ53

DQ54

DQ55

DQS16

DQ60

DQ61

DQ62

DQ63

DQS17

CB4

CB5

CB6

CB7

SDA

SA0 SA1 SA2

/CS0

/CS1

BA0-BA1

A0-A12

/RAS

/CAS

CKE0

CKE1

/W E

/RCS0 -->/CS0 : SDRAMs D0-D17

/RCS1-->/CS1 : SDRAMs D18 - D35

RBA0-RBA1--> : BA0-BA1:SDRAMs D0-D35

RA0 -R A12 -->A0 - A12 : SDRAMs D0 - D35

/RRAS --> /RAS : SDRAMs D0 - D35

/RCAS --> /CAS : SDRAMs D0 - D35

RCKE0 --> CKE : SDRAMs D0 - D17

RCKE1 --> CKE : SDRAMs D18-D35

/RWE --> /WE : SDRAMs D0 - D35

PCK

/RESET

/PCK

CK0, /CK0 --------- PLL*

* Wire per clock loading table/wiring diagrams

DQS /CS DM

I/O 0

I/O 1

I/O 2

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D27

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

/CS DM

D10

DQS /CS DM

I/O 0

I/O 1

I/O 2

D28

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

/CS DM

D11

DQS /CS DM

I/O 0

I/O 1

I/O 2

D29

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

/CS DM

D12

DQS /CS DM

I/O 0

I/O 1

I/O 2

D30

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

/CS DM

D13

DQS /CS DM

I/O 0

I/O 1

I/O 2

D31

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

/CS DM

D14

DQS /CS DM

I/O 0

I/O 1

I/O 2

D32

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D15

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D33

I/O 3

DQS

I/O 0

I/O 1

I/O 2

I/O 3

/CS DM

D16

DQS /CS DM

I/O 0

I/O 1

I/O 2

D34

I/O 3

DQS /CS DM

I/O 0

I/O 1

I/O 2

D17

I/O 1

I/O 2

D35

I/O 3

VDDSPD

VDDQ

VDD

VREF

VSS

VDDID

Notes:

. I/O 3

SPD

D0 - D17

.... . . . D0 - D17

Strap:see Note 4

1. DQ-to-I/O wiring may be changed within a byte

2. DQ/DQS/DM/CKE/CS relationships must be

maintained as shown.

3. DQ/DQS resistors should be 18 Ohms.

4. VDDID strap connections(for memory device VDD, VDDQ);

Strap out :(open) : VDD=VDDQ

Strap In (Vss) : VDD=VDDQ

5. Address and control resistors should be 22 Ohms

6. Each chip select and CKE pair alternate btw decks for thermal

enhancement.

Rev. 0.3 / Apr. 2004

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