HYMD564646A8J-J Datasheet, PDF (3/16 Pages) Hynix Semiconductor – Unbuffered DDR SDRAM DIMM

HYMD564646A(L)8-M/K/H/L
FUNCTIONAL BLOCK DIAGRAM
/CS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
/CS DQS
D0
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
/CS DQS
D1
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
/CS DQS
D2
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
/CS DQS
D3
DQS4
DM4
DQS5
DM5
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS6
DM6
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS7
DM7
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
CS DQS
D4
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
/CS DQS
D5
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
/CS DQS
D6
DM
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
/CS DQS
D7
Serial PD
SCL
WP
A0
A1
A2
SA0
SA1
SA2
VDDSPD
VDD/VDDQ
SDA
VREF
VSS
VDDID
...... _{. .. = =}
SPD
D0 – D7
D0 – D7
=
D0 – D7
Strap:see Note 4
*Clock Wiring
Clock Input
SDRAMs
*CK0,/CK0
*CK1,/CK1
*CK2,/CK2
2 SDRAMs
3 SDRAMs
3 SDRAMs
* Wire per clock loading table/wiring diagrams
BA0-BA1
A0 - A12
/RAS
/CAS
CKE0
/WE
BA0-BA1 : SDRAMs D0 – D7
A0 - A12 : SDRAMs D0 – D7
/RAS : SDRAMs D0 – D7
/CAS : SDRAMs D0 - D7
CKE : SDRAMs D0 – D7
/WE : SDRAMs D0 – D7
Notes:
1. DQ-to-I/O wiring is shown as recommended
but may be changed
2. DQ/DQS/DM/CKE/S relationships must be
maintained as shown
3. DQ, DQS, DM/DQS resistors : 22Ohms+/-5%
4. VDDID strap connections
(for memory device VDD, VDDQ) :
Strap out :(open) : VDD=VDDQ
Strap In (Vss) : VDD= VDDQ
Rev. 0.1/Feb. 2003
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