HYMD532646A6-M Datasheet, PDF (3/16 Pages) Hynix Semiconductor – Unbuffered DDR SDRAM DIMM

FUNCTIONAL BLOCK DIAGRAM
DQS1
DM1
DQS0
DM0
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS3
DM3
DQS2
DM2
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
/CS0
/CS
LDQS
LDM
I/O 6
D0
I/O 4
I/O 1
I/O 3
I/O 2
I/O 0
I/O 5
I/O 7
UDQS
UDM
I/O 8
I/O 10
I/O 15
I/O 13
I/O 12
I/O 14
I/O 11
I/O 9
/CS
LDQS
LDM
I/O 6
D1
I/O 4
I/O 1
I/O 3
I/O 2
I/O 0
I/O 5
I/O 7
UDQS
UDM
I/O 8
I/O 10
I/O 15
I/O 13
I/O 12
I/O 14
I/O 11
I/O 9
HYMD532646A(L)6-M/K/H/L
DQS5
DM5
DQS4
DM4
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS7
DM7
DQS6
DM6
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
/CS
LDQS
LDM
I/O 6
D2
I/O 4
I/O 1
I/O 3
I/O 2
I/O 0
I/O 5
I/O 7
UDQS
UDM
I/O 8
I/O 10
I/O 15
I/O 13
I/O 12
I/O 14
I/O 11
I/O 9
/CS
LDQS
LDM
I/O 6
D3
I/O 4
I/O 1
I/O 3
I/O 2
I/O 0
I/O 5
I/O 7
UDQS
UDM
I/O 8
I/O 10
I/O 15
I/O 13
I/O 12
I/O 14
I/O 11
I/O 9
Serial PD
WP
A0
A1
A2
SA0
SA1
SA2
SDA
*Clock Wiring
Clock Input
SDRAMs
*CK0,/CK0
*CK1,/CK1
*CK2,/CK2
NC
2 SDRAMs
2 SDRAMs
VDDSPD
VDD/VDDQ
VREF
VSS
...... _{. .. = =}
SPD
D0 - D3
D0 - D3
=
D0 - D3
* Wire per clock loading table/wiring diagrams
VDDID
Strap:see Note 4
BA0-BA1
A0 – A12
/RAS
/CAS
CKE0
/WE
BA0-BA1 : SDRAMs D0 - D3
A0 - A12 : SDRAMs D0 - D3
/RAS : SDRAMs D0 - D3
/CAS : SDRAMs D0 - D3
CKE : SDRAMs D0 - D3
/WE : SDRAMs D0 - D3
Notes:
1. DQ-to-I/O wiring is shown as recommended
but may be changed
2. DQ/DQS/DM/CKE/S relationships must be
maintained as shown
3. DQ, DQS, DM/DQS resistors : 22Ohms+/-5%
4. VDDID strap connections
(for memory device VDD, VDDQ) :
Strap out :(open) : VDD=VDDQ
Strap In (Vss) : VDD= VDDQ
Rev. 0.1/Feb. 2003
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