HYMD264G726BF4-J Datasheet, PDF(3/16 Page) Hynix Semiconductor – Registered DDR SDRAM DIMM

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HYMD264G726BF4-J Datasheet, PDF (3/16 Pages) Hynix Semiconductor – Registered DDR SDRAM DIMM

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HYMD264G726B(L)F4-J

FUNCTIONAL BLOCK DIAGRAM

DQS0

VSS

/CS0

DQS1

DQ0

DQ1

DQ2

DQ3

DQS2

DQ8

DQ9

DQ10

DQ11

DQS3

DQ16

DQ17

DQ18

DQ19

DQS4

DQ24

DQ25

DQ26

DQ27

DQS5

DQ32

DQ33

DQ34

DQ35

DQS6

DQ40

DQ41

DQ42

DQ43

DQS7

DQ48

DQ49

DQ50

DQ51

DQS8

DQ56

DQ57

DQ58

DQ59

CB0

CB1

CB2

CB3

DQS /CS DM

I/O0

I/O1

D0

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D1

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D2

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D3

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D4

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D5

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D6

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D7

I/O2

I/O3

DQS /CS DM

I/O0

I/O1

D8

I/O2

I/O3

DQS9

DMO

DQS10

DM1

DQS11

DM2

DQS12

DM3

DQS13

DM4

DQS14

DM5

DQS15

DM6

DQS16

DM7

DQS17

DM8

DQ4

DQ5

DQ6

DQ7

DQ12

DQ13

DQ14

DQ15

DQ20

DQ21

DQ22

DQ23

DQ28

DQ29

DQ30

DQ31

DQ36

DQ37

DQ38

DQ39

DQ44

DQ45

DQ46

DQ47

DQ52

DQ53

DQ54

DQ55

DQ60

DQ61

DQ62

DQ63

CB4

CB5

CB6

CB7

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D9

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D10

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D11

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D12

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D13

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D14

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D15

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D16

DQS /CS DM

I/O0

I/O1

I/O2

I/O3

D17

SCL

Serial PD

WP

A0 A1 A2

SA0 SA1 SA2

SDA

VDDSPD

VDDQ

VDD

VREF

VSS

VDDID

Strap:see Note 4

Serial PD

DO-D17

DO-D17

DO-D17

DO-D17

/CS1

BA0-BA1

A0-A12

/RAS

/CAS

CKE

/WE

PCK

/PCK

R

/RS -> /CS : SDRAMs D0-D17

E

RBA0-RBA1-> : BA0->BA1 : SDRAMs D0-D17

G

RA0-RA12-> : A0->A13 : SDRAMs D0-D17

I

/RRAS->/RAS : SDRAMs D0-D17

S

T

/RCAS->/CAS : SDRAMs D0-D17

E

RCKEA->CKE : SDRAMs D0-D17

R

/RWE->WE : SDRAMs D0-D17

/RESET

CKO, /CKO------PLL*

* Wire per Clock Loading Table/Wiring Diagrams

Note :

1. DQ-to-I/O wiring may be changed

within a byte.

2. DQ/DQS/DM/CKE/S relationships

must be maintained as shown.

3. DQ/DQS resistors should be 22 Ohms.

4. VDDID strap connections

(for memory device VDD, VDDQ) :

STRAP OUT (OPEN) : VDD = VDDQ

STRAP IN (VSS) : VDD â VDDQ

5. Address and control resistors should

be 22 Ohms.

Rev. 0.1 / Mar. 2003

3

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