CY7C1380D_11 Datasheet, PDF (2/33 Pages) Cypress Semiconductor – 18-Mbit (512 K × 36/1 M × 18) Pipelined SRAM

CY7C1380D, CY7C1382D
CY7C1380F, CY7C1382F
Logic Block Diagram – CY7C1380D/CY7C1380F ^[3] (512 K × 36)
A0, A1, A
MODE
ADV
CLK
ADSC
ADSP
BW D
BW C
BW B
BW A
BWE
GW
CE 1
CE 2
CE 3
OE
ADDRESS
REGISTER
2
A [1:0]
Q1
BURST
COUNTER
CLR AND Q0
LOGIC
DQ D , DQP D
BYTE
WRITE REGISTER
DQ C , DQP C
BYTE
WRITE REGISTER
DQ B , DQP B
BYTE
WRITE REGISTER
DQ A , DQP A
BYTE
WRITE REGISTER
ENABLE
REGISTER
PIPELINED
ENABLE
DQ D ,DQP D
BYTE
WRITE DRIVER
DQ C , DQP C
BYTE
WRITE DRIVER
DQ B , DQP B
BYTE
WRITE DRIVER
DQ A , DQP A
BYTE
WRITE DRIVER
MEMORY
ARRAY
SENSE
AMPS
OUTPUT
REGISTERS
ZZ
SLEEP
CONTROL
Logic Block Diagram – CY7C1382D/CY7C1382F ^[3] (1 M × 18)
OUTPUT
BUFFERS
E
DQs
DQP A
DQP B
DQP C
DQP D
INPUT
REGISTERS
A0, A1, A
ADV
CLK
ADSC
ADDRESS
REGISTER
2
BURST ^Q1
COUNTER AND
LOGIC
DQ B, DQP B
BW B
WRITE REGISTER
DQ A,DQP A
BW A
WRITE REGISTER
DQ B, DQP B
WRITE DRIVER
DQ A,DQP A
WRITE DRIVER
MEMORY
ARRAY
SENSE
OUTPUT
OUTPUT
BUFFERS
DQs
DQP A
DQP B
BWE
GW
INPUT
CE 1
CE2
ENABLE
REGISTER
PIPELINED
ENABLE
CE3
OE
ZZ
SLEEP
CONTROL
Note
3. CY7C1380F and CY7C1382F in 119-ball BGA package have only 1 chip enable (CE₁).
Document Number: 38-05543 Rev. *I
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