AD7008 Datasheet, PDF (6/16 Pages) Analog Devices – CMOS DDS Modulator

AD7008
14 PIPELINE DELAYS
PHASE
ACCUMULATOR
32
AD7008 ³²
12
REGISTER
AND
CONTROL ¹²
LOGIC 20
ACCUM RESET
SLEEP
AM ENABLE
13 PIPELINE DELAYS
PHASE
SUMMATION
12
SIN ¹⁰
ROM
COS ¹⁰
11 PIPELINE DELAYS
SIN/ COS
SUMMATION
10
10
10
9:0 19:10
DAC
IOUT/ IOUT
Figure 7. AD7008 CMOS DDS Modulator (See Table I)
SLEEP (37)
SCLK (41)
SDATA (42)
D0-D15
(19-26, 8-15)
WR (16)
CS (27)
DQ
x 32
32-BIT SERIAL
ASSEMBLY REGISTER
32-BIT PARALLEL
ASSEMBLY REGISTER
23:0
15:0 23:8
15:8 7:0
7:0
0
31:8
x 24
1
DQ
x 32
31:0
31:0
0
x 32
1
DQ
CLK
REGISTER
MUX
COMMAND REGISTER
3:0
D2
DQ
x4
AM ENABLE
DQ
CLK
CLK
DQ
CLK
D1
D Q ^SLEEP
CLK
D0 BUS MODE
D3 SYNCHRO LOGIC
LOAD (36)
FSEL (31)
TC0-TC3
(32-35)
D FLIP-FLOPS ARE MASTER SLAVE,
LATCHING DATA ON CLK RISING EDGE.
PASS FLIP-FLOPS ARE TRANSPARENT
WHEN THE CLOCK IS LOW.
6
TRANSFER CONTROL (TC) REGISTER
DQ
x6
PASS
DQ
x6
DQ
x6
DQ
x6
0
x6
DQ 1
x6
CLK
RESET (38)
RESET SYNCHRONIZATION
DQ
DQ
DQ
FSELECT
5
TC0
TC1
TC3
LOAD
TC3
TC2
TRANSFER DECODE
00
S1
2
1
2
E3 ³
4
4
x5 D _Q ⁰
1
x5
2
CLK
3
TC2
DQ
CLK
CLOCK (30)
CLK
CLK
Figure 8. AD7008 Register and Control Logic
FREQUENCY
REGISTERS
FREQ 0
32
DQ
CLK ^{x 32}
E
FREQ 1
32
DQ
CLK ^{x 32}
E
0 TO PHASE
x32
1 ^ACCUMULATOR
PHASE REGISTER
12
DQ
CLK ^{x 12}
E
TO PHASE
SUMMATION
IQ MOD REGISTER
10
DQ
x 20
CLK
E
TO SIN/COS
SUMMATION
ACCUMULATOR
RESET
–6–
REV. B